Analyse La spécification PCIe 7.0 est en bonne voie pour être publiée l’année prochaine et, pour de nombreux vendeurs de puces d’IA essayant de repousser les limites des tissus réseau et des maillages d’accélérateurs, elle ne peut venir assez rapidement. Mardi, le consortium PCI SIG qui supervise le développement de l’interface a publié la version 0.5 de PCIe 7.0 et l’a saluée comme le premier brouillon officiel de la spécification. Le schéma demande 128GT/s par voie de débit brut, poursuivant le doublement générationnel auquel nous nous attendons de la norme d’interface d’interconnexion de composants périphériques. Cette plus grande performance permettra d’atteindre jusqu’à 512 Go/s de bande passante bidirectionnelle à partir d’un emplacement x16. Cela se compare aux 256 Go/s que les appareils PCIe 6.0 seront capables de pousser lorsqu’ils commenceront à arriver sur le marché plus tard cette année. D’autres améliorations à venir avec PCIe 7.0 incluent des optimisations pour l’efficacité énergétique, la latence et la portée. Le troisième point est important car à mesure que la capacité de bande passante augmente, la distance que les signaux peuvent parcourir diminue. Des retimers peuvent être utilisés pour nettoyer et étendre le signal, mais ils ajoutent de la latence. C’est pourquoi nous avons tendance à voir au moins un retimer par accélérateur sur les systèmes GPU modernes. Cela dit, l’avantage réel de la spécification PCIe 7.0 est toujours la bande passante. Alors que les processeurs d’application prenant en charge PCIe 6.0 n’ont même pas encore atteint le marché, les fournisseurs d’équipements d’IA repoussent déjà les limites de la spécification actuelle. Un emplacement PCIe 6.0 x16 fournit juste assez de bande passante pour soutenir un seul NIC 800 Gb/s.
« La Croisade acharnée d’un couple pour arrêter un tueur génétique »
En y repensant, cela aurait pu être un indice. Mais au début de l’année 2010, lorsque Kamni Vallabh a commencé
