‘Dans un geste sans précédent, la société de conception de processeurs Codasip a offert un SDK qu’elle a développé pour l’architecture de sécurité CHERI au consortium technique qui promeut cette technologie. Cette directive donne à toute entreprise la liberté d’utiliser CHERI pour leurs implémentations RISC-V sans aucune restriction. CHERI, qui signifie Capability Hardware Enhanced RISC Instructions, est le fruit d’un effort académique de l’Université de Cambridge, au Royaume-Uni, et de SRI International, aux États-Unis, qui vise à résoudre les vulnérabilités persistantes d’accès à la mémoire qui forment la base de nombreuses attaques de système informatique.
En 2022, le géant de la technologie Arm avait mis en avant la technologie CHERI lorsqu’il avait développé des puces prototypes mettant en œuvre CHERI dans les extensions de l’architecture d’instruction Arm v8.2-A (ISA). Cette action faisait partie du programme de recherche Morello d’Arm, où les puces prototypes ont été distribuées aux chercheurs pour des tests supplémentaires.
Avance rapide à l’année actuelle où l’Alliance CHERI a été mise en place. L’objectif de cette alliance est simple : accélérer l’intégration de la technologie CHERI dans autant de systèmes de processeurs que possible.
Entrez Codasip, une entreprise spécialisée dans la conception de processeurs RISC-V. Poussant les limites de l’industrie, Codasip a réussi à mettre en œuvre la technologie CHERI dans une conception de processeur disponible commercialement et pouvant être licenciée – une percée réalisée en 2023. Codasip soutient fermement l’utilisation du RISC-V pour l’implémentation de CHERI, en raison de sa nature open source et de sa conception inhérente qui favorise l’extensibilité. La position de Codasip encourage tout un chacun à innover en créant une conception RISC-V qui prend en charge des fonctions personnalisées dans le code d’ingénierie.’
